系统设计

1.1 设计任务与要求

设计并制作一个电压控制LC振荡器。

基本要求

（1）振荡器输出为正弦波，波形无明显失真。

（2）输出频率范围：15MHz～35MHz。

（3）输出频率稳定度：优于10^-3。

（4）输出电压峰-峰值：V_p-p=1V±0.1V。

（5）实时测量并显示振荡器输出电压峰-峰值，精度优于10％。

（6）可实现输出频率步进，步进间隔为1MHz±100kHz。 

1.2方案比较与论证

根据设计基本要求，并考虑实现发挥部分功能，得出系统总体设计框图如图1.1所示。

以下对各部分电路进行方案比较与论证，以寻求一个 佳方案。

1.2.1振荡电路方案选择：LC振荡器的输出频率由电感L与电容C的值决定，通过改变L或C可以改变振荡频率，利用变容二极管可以构成压控振荡电路，改变加在其PN结上的反向电压可以调节其容量，从而实现电压控制LC振荡。

方案一：采用图1.2所示压控振荡器电路，主要由一对变容二极管MV209以及高频低噪功放管J310组成。其结构简单，但由于使用分立元件组成，电感量及其它阻容元件的参数计算复杂，调试较困难。

方案二：采用集成的压控振荡器电路，如图1.3所示，选用压控振荡器芯片MC1648，其工作电压5V，工作频率可从1.0MHz~150MHz，需要外接一个并行的LC槽路，结合变容二极管MV2105，可以实现发挥部分的扩展频率范围要求，另外，MC1648内部有放大电路和自动增益控制，可以实现输出频率稳幅，射极随器有隔离作用，可减小负载对振荡器工作状态的影响。该电路外围元器件少，调试方便，因此选用该方案。

1.2.2锁相环频率合成方案：为了实现输出频率步进以及输出频率有高度的稳定性，可以采用锁相环频率合成技术，其频率步进可以为任意值，频率稳定度与参考晶振的稳定度相当，达到10^-5。

方案一：模拟锁相环路法，通过环式的减法降频，将VCO的频率降低，与参考频率进行鉴相。优点是：可以得到任意小的频率间隔；鉴相器的工作频率不高，频率变化范围不大，比较好做，带内带外噪声和锁定时间易于处理。不需要昂贵的晶体滤波器,频率稳定度与参考晶振的频率稳定度相同。缺点是分辨率的提高要通过增加循环次数来实现，电路超小型化和集成化比较复杂。

方案二：数字锁相环路法，如图1.4所示，应用数字逻辑电路把 VCO的频率降低到鉴相器的参考频率上，采用的是除法降频。此法具有方案一的优点外，克服了方案一的缺点，还能与FPGA结合，利用灵活方便的数字电路，做成数控可变分频，得到任意的频率，且便于集成化，大大简化电路连线，缩短电路制作时间，降低整机体积。因此采用方案三。

1.2.3 控制电路设计方案：系统的控制电路完成输出频率控制，显示控制，键盘控制等。

方案一：采用单片机控制，灵活方便，能较大限度的开发其资源，价格低廉，但由于该系统需要完成的控制功能较多，使得编程复杂，且需要用到多片单片机，从而会增加系统的复杂性。

方案二：采用FPGA（现场可编程逻辑门阵列）作为系统的控制核心。由于FPGA具有强大的资源，使用方便灵活，易于进行功能扩展，特别是结合EDA（电子设计自动化），可以达到很高的效率。系统的多个部件如频率测量电路，键盘控制电路，显示控制等都可以集成到一块芯片上，大大减小了系统的体积，并且提高了系统的稳定性。因此采用方案二。

1.2.4 频率测量方案：

方案一：采用专用的频率测量芯片，如用INTERSIL公司的ICM7216B，只需少量的元件就能构成高精度的数字频率计，并且该芯片可以直接驱动8个数码管进行动态扫描显示。但该芯片价格昂贵，且本系统对芯片的资源利用较少。

方案二：频率计可以用数字逻辑电路构成，因此可采用FPGA制作数字频率计，但由于系统的输出频率高达几十兆赫兹，可能会超过FPGA的正常工作频率，直接用FPGA进行测量会造成较大误差或者不稳定。因此在测频前先使用前置预分频器MC12022将待测频率降低，再送FGPA测量，该方案省去了昂贵的测频芯片，开发利用了FPGA的资源，使得系统集成度高，体积小。

1.2.5电源方案：

系统需要多个电源，FPGA使用5V稳压电源，振荡器的变容二极管需要1～10V电压，运放，功放等需要12V稳压电源。

方案一： 采用升压型稳压电路。用两片MC34063芯片分别将3V的电池电压进行直流斩波调压，得到5V和12V的稳压输出。

方案二：采用三端稳压集成7805与7812分别得到5V与12V的稳定电压。

方案一只需使用两节电池，既节省了电池，又减小了系统体积重量，但该电路供电电流小，供电时间短，无法使相对庞大的系统稳定运作。方案二则方便简单，工作稳定可靠，由于系统电路较多，为了运行稳定，选用方案二。

1.2.6 显示方案：

方案一：数码管显示。使用多个数码管动态显示，由于显示的内容较多，过多增加数码管个数显然不可行，进行轮流显示则控制复杂，加上数码管需要较多连线，使得电路复杂。

方案二：液晶显示（数据并行传输）。液晶显示具有重量轻，耗电小，显示内容多等优点，采用点阵式字符型液晶可以显示汉字，符号等并可多行显示，从而大大增加了显示的内容，控制液晶显示使用一片AT89C52单片机，将显示的内容编码后送入液晶显示模块即可，采用并行传输方式，控制简单，但需要用到一排（一般需要10根）的数据线。

方案三：液晶显示（数据串行传输）。由于显示时并不需要高速度，数据可以采用串行方式传输，并利用RS232通信原理实现，在此只需单方向传输，又可节省一根。如图1.5所示。此方案大大减少了连线，只需一根线即可完成单片机对液晶显示的控          图1.5 串行方式液晶显示

制及数据传送，节省资源。并因此选用方案三。

1.3 系统整体设计

图1.6中，集成电路MC1648，MC145152，MC12022，低通滤波网络和晶振构成锁相环频率合成器，FPGA集成了控制电路与频率计，单片机专门负责驱动液晶显示，峰值检波器与电压放大器构成输出电压峰峰值的测量电路，由于电路中既有数字电路又有高频电路，需将高频电路用金属屏蔽罩隔离，以减小组合频率干扰，交叉调制干扰等，提高输出信噪比。

二、  单元电路设计

2.1锁相环频率合成电路设计

采用锁相环频率合成，可以得到任意频率步进，同时频率稳定度与参考晶振相当，达到10^-5。以下就其各部分的设计进行详细论述。

2.1.1压控振荡器电路设计

压控振荡器采用芯片MC1648，变容二极管MV2105及电感和少量阻容元件构成，如图1.2方案二压控振荡电路所示。外部的并行槽路中，电感用0.8mm漆包线在2mm直径的圆棒上单层平绕约10匝，然后用高频Q表测定其值L并微调至约2.0μH,外接电容C₁₁由式 推出，其中C_D为变容二极管的电容。其电容量与反偏电压的关系用图2.1所示电路进行测试，从扫频仪输入0～300MHz的信号，调节电位器R3使得加MV2105上的电压以0.5V为间隔从1V～10V变化，观测槽路的谐振点频率并记录下来，根据式 ，利用Matlab计算出频率与容量的关系，从而得到电压与容量关系曲线如图2.2所示。

可见，当变容二极管MV2105的反偏电压从1V～10V变化时，其容量从16pF～36pF变化。根据式 ，当f₀＝15MHz时，取C_D＝36pF，外接电容 大值C_max＝50pF；此时减小变容二极管C_D的，可使输出频率上升到18.7MHz。可见，由于变容二极管的变化范围较小，输出频率的范围也较小，要使频率继续增大，需减小电感量，同时要考虑减小外接电容C的大小，因此，采取分档的方式，如图2.3所示，在低频段，L和C的值较大，通过拨键开关S1，S2，S3将所有LC元件并入槽路，而到了高频段则减小L和C，通过拨键减少并入的LC元件。从而可使LC振荡频率从15MHz～50MHz变化。

为使输出幅度稳定在1.0V，电路引入了交流电压串联负反馈并利用MC1648的自动增益控制来调节振荡器的振荡幅度。如图2.4所示为MC1648内部电路结构，将输出电压用负反馈输入5脚，当输出幅度增大时，5脚电压降低，Q₈基极电位下降，集电极电位上升，Q₇基射极电压减小，放大倍数减小，因此输出幅度减小，反之，当输出幅度减小时，则经过负反馈后放大倍数增大，输出幅度加大。

2.1.2 鉴相器电路设计

鉴相器是对输入的两个信号进行相位比较，，一个是由稳定度很高的标准晶振经过分频得到的，另一个是由压控振输出频率经分频反馈回来的，这两个信号通过鉴相器，也就是经过一个模拟乘法器后得到一个相位误差信号。设这两个输入信号分别为

其中， ，将两个信号相乘得到：

再经过一个低通滤波器，取出其中的误差信号 ，这个信号用来对压控振进行调整，使其振荡频率向着晶振的标准频率逼近， 后达到一致，输出的相位误差恒定，锁相环锁定，输出频率稳定下来。本设计使用的MC145152是MOTOROLA公司生产的大规模集成电路，它是一块采用半行码输入方式置定、由14根并行输入数据编程的双模CMOS大规模锁相环频率合成器，其内部组成框图如图2.5所示。

该芯片内含参考频率振荡器、可供用户选择的参考分频器(12×8ROM参考译码器和12bit÷R计数器)、双端输出的鉴相器、控制逻辑、10位可编程的10bit÷N计数器、6位可编程的6bit÷A计数器和锁定检测等部分。其中，10bit÷N计数器、6bit÷A计数器、模拟控制逻辑和外接双模前置分频器组成吞脉冲程序分频器。

÷R计数分频器用于将晶振频率降低作为参考频率，可以控值输出频率的间隔。R值可由R_A0，R_A1，R_A2进行选定，如表2.1所示。采用10.240MHz标准晶振，R值取1024，即R_A2R_A1R_A0＝101，得到的fr＝10kHz。

表2.1  MC145152参考分频器分频系数设置对照表

由于压控振的频率高达35MHz以上，超出了MC145152的工作频率，无法对其直接进行分频，需要加前置分频器将频率降低。选用ECL电路的高速分频器MC12022，它是除63/64的分频器，有两个固定的分频比。频率锁定时，f＝N×P×fr，显然，由于N×P是离散的，输出频率呈指数形式增长。通过MC145152 与MC12022组成的吞咽脉冲计数可以得到连续 的总分频比，从而可得到任意的频率输出。如图2.6所示为吞咽计数器的原理图。                       

f为压控振输出频率，M为控制端，接MC145152的9脚，由MC12022的6脚输入，当M为1时，分频比为P＋1，当M为0时，分频比为P。÷N和÷A为减法计数器，可对其预置数，开始时M＝1，÷A计数器计数         图2.6  吞咽计数器原理框图

A（P+1）个脉冲后变为0，M＝0，此时÷N计数器中仍有数N－A，由于与门的作用，÷A计数器停止计数，M保持0，÷N计数器继续递减计数（N－A）P个脉冲后变为0，输出一个计数脉冲到FDPD进行闭环反馈，同时将数A和N重新置入÷A和÷N两个计数器中，M因而为1。以后重复上述过程。可见，整个过程中输入的脉冲数为Q＝A（P＋1）+(N-A)P=PN+A，即为总分频比。虽然64N为离散值，但是只要适当选取N值与A值，就能得到连续的分频比。本设计就是通过对A和N进行设置来实现对输出频率的控制的，MC145152的÷A计数器为8位，因此A值 大为63，MC12022的P值为64，因为参考频率fr＝10kHz，所以输出频率f＝（PN＋A）fr＝（64N＋A）×10kHz，通过编程，使A从0递增，步进为10当满60，N递增1，然后A又从0开始递增，这样就能使f以step＝100kHz的频率步进。如果输出频率初始值为30MHz，则N的初值为N＝(f/step)-A/P=（30*10⁶/10*10³）/64=46.875(令A＝0)，所以N取46，A＝(f/step)-PN=（30*10⁶/10*10³）－64×46＝56。

2.1.3 低通滤波器设计

振荡器中心频率不稳主要由温度、湿度、直流电源等外界因素引起，其变化时缓慢的，将环路滤波器的通带上限频率限制在几Hz内，只有慢变化的误差信号可以通过。理论上环路滤波器的通带应该尽量小，但是成本，体积也随之增加，几Hz已经能满足要求。低通滤波器由一级有源低通滤波器和一个无源低通网络构成，目的是只让几赫兹的低频误差信号通过。低通滤波器电路如图2.8所示。

有源低通滤波器采用运算放大器LM358和外围阻容元件组成，根据理想运放的“虚短”与“虚断”，有下式成立：

其中，U₃为运放同相输入端电压，U₂为反响输入端电压，U_I1和U_I2为来之鉴相器的误差信号，U₀为运放输出电压。由（式2－1）可以解得截止频率f_p＝5.8Hz。

无源滤波器则由多级RC网络构成，目的是滤除前一级没有滤除干净的工频和某些高频杂波。

2.2 输出电压峰－峰值测量电路设计

电压峰－峰值测量需要先找出输出频率的包络，采用峰值检波器，检波二极管采用2AP10，其导通内阻约为r＝1.0kΩ，选取C＝0.1，负载R＝100k，则RC>>rC。通过高频信号发生器产生的10～60MHz，电压峰-峰值为2V的信号对电路进行测试，其输出幅度很小，只有几百毫伏，因此再加一级电压比例放大器，放大倍数A＝R2/R1＝100，就可得到约3伏的电压。电路如图2.8所示。该电路测到的电压为模拟量，用一片模数转换芯片ADC0809将其转换成8位数字量，送单片机显示，由于ADC0809的参考电压加3V，显示时要按1/3折算。IN接输出频率，OUT接ADC0809。

2.3频率测量电路设计

频率测量是由集成于FPGA内部的一个频率计来完成的，但由于振荡器的输出是频率从十几兆赫兹到几十兆赫兹的正弦波，而FPGA电路无法测量正弦波，且 小系统的工作频率只有50MHz，直接测频显然不行，因此用一片MC12022对压控振进行固定64分频，即M值恒为1，MC12022的9脚接高电平，并且得到的是方波，不必再进行整形，便于FPGA生成的频率计进行测量，频率计采用VHDL编程实现，内部包含时基脉冲发生器，计数器和数据锁存器等功能模块。时基脉冲发生器产生的脉冲送到计数器的使能端CLKK，高电平时有效，计数器在使能后开始计时，直到脉冲变为低电平，停止计数，所计到的脉冲数送入数据锁存器，再送显示控制器驱动LCD。FPGA如何实现频率计将在软件设计部分详细介绍。

2.4功率放大器设计 

分两级，前一级采用9018功放管，工作在甲类，电感耦合式输出，接电压峰－峰值测量。末级采用3DA5109功放管，输入端采用电容直接耦合，使其工作在丙类，导通角 ，效率可以达到85％以上，其输出级调谐在30MHz处。

负载为50纯负载时,为使输出功率 大，必须先使输出阻抗与负载匹配，先调节三极管的工作点和射极跟随电阻输出波形不失真。再调节变压器抽头使输出幅度 大，实验表明，电路还需引入交流电压负反馈，否则输出波形会失真，变压器的电感量必须足够大，才能得到较好的低频特性。

负载为50Ω与20pF电容串连时，负载呈容抗特性，大部分电压降在电容上而电阻的分压较小，因而其功率很小，因此在输出端串联一个电感与负载电容形成谐振，使负载呈纯阻性，从而提高电阻的功率。当满足： 时输出功率 大，可得加入的电感值L＝ ＝1/[（2×3.14×30×10⁶）²×20×10^-12]=1.4μH，但由于功率输出采用电感耦合方式，次级线圈与负载电感之间可能存在互感，因此还需对L进行微调。

2.5电源电路设计

为得到＋5V和＋12V电压，使用三端集成稳压7805与7812分别将电压稳定在5V与12V，电路如图2.10所示。芯片的输入输出端与地之间接大容量滤波电容，靠近芯片的输入引脚加小容量电容以抑制芯片自激，输出引脚加电容以减小高频噪声。

图2.10  稳压电源电路

各单元电路分别做在五块PCB板上，制版时，元器件排放尽可能靠近集成电路的管脚，特别是振荡回路走线尽可能短，电路板空白处大面积接地，以减小分布参数对电路的影响，其中低通滤波器，压控振荡器和功率放大器做在一块板子上，并用金属盒屏蔽，以隔离数字电路部分产生的谐波，能有效防止组合频率干扰，提高输出信杂比。

3.1 控制电路程序设计

控制电路主要完成对输出频率的控制，也就是对MC145152的分频比进行编程，采用超高速硬件描述语言(VHDL)编写一个数字逻辑电路，烧制到FPGA上实现。由于输出频率为f＝（PN＋A）f_r，P＝64，f_r＝10kHz，可见N值和A值决定了输出频率，控制电路就是通过键盘对N和A进行置数，键盘的两个按键“＋”与“－”和一个拨键式的步进选择开关“STEP”，STEP用于选择10kHz步进或100kHz步进，初始时输出频率为30MHz，每按一次“＋”（或“－”）键输出频率增加（或减小）一个步进。程序流程如图3.1所示。程序见附录第17页。

3.2 数字频率计程序设计

    数字频率计的结构框图3.2如图所示，它由数字逻辑电路构成，内部可以分成基脉冲发生器，计数器和数据锁存器，时基脉冲发生器是对晶振进行分频，得到一个6.4秒的闸门时间信号，它作为计数器的使能端，当闸门信号为高电平时，计数器工作，对输入的脉冲计数，当闸门信号跳变为低电平时，计数器停止计数，并将结果送数据锁存器保存，用于显示频率时调用。程序设计时，先实现图中各部件，然后连接起来生成顶层器件。      

3.3 显示模块程序设计

    采用南亚LMA97S005AD点阵式字符型液晶模块显示，由一片AT89C52单片机专门控制。单片机负责接收频率计的测频结果和电压峰－峰值测量电路的测量结果然后驱动液晶进行显示，显示汉字时需要生成字库，调用字库，工作量较大，因此使用8Kbit内存的单片机AT89C52专门负责。